Synopsys 台积电 A14 认证完... Features
据 StorageReview 报道，Synopsys 于 2026 年 9 月 28 日宣布，其数字与模拟 EDA 流程已通过台积电 A14 工艺认证，同时在台积电 2nm 和 3nm 节点上成功完成 64G UCIe IP 的流片（tape-out）。这一系列里程碑标志着双方在台积电开放创新平台（OIP）生态系统内的深度合作取得关键突破，为 AI 和高性能计算芯片设计提供了从硅到系统的完整解决方案。此外，Synopsys 还在台积电 N2P 工艺上就 PCIe 7.0、HBM4、LPDDR6 等 IP 实现了 enablement 和流片，并推出了集成电压调节器共设、光子电子共设等先进设计能力。
恋情曝光A14 工艺认证与代理 AI 设计流程
Synopsys 宣布其数字与模拟 EDA 流程已获得台积电 A14 工艺的认证，覆盖从实现（implementation）到签核（signoff）的全流程。该认证是设计团队将芯片部署到 A14 节点前的必要前提。在模拟侧，Synopsys 与台积电正在推进 A14 上的器件布线 enablement，Synopsys 称这是先进模拟布局布线自动化的关键里程碑。在 AI 辅助设计方面，双方推出了代理 AI（Agentic AI）设计流程，涉及三款工具：Synopsys Custom Compiler 加速模拟迁移，Fusion Compiler 借助 LLM 辅助分析提升生产力，以及 Synopsys 3DIC Compiler 平台中的新型代理芯片粒布图协同优化流程，可为基于台积电 3DFabric 封装技术的异构多芯片设计自动布图。
官宣恋情UCIe 硅片与 N2P IP 清单
在 die-to-die 互连方面，Synopsys 已在台积电 N3P 测试芯片上展示了 UCIe-A 32G/40G 硅片，并集成了 CoWoS-S 中介层。随后，Synopsys 在 2nm 和 3nm 节点上完成了 64G UCIe IP 的流片，内置可设计性测试（DFT）以实现系统内可见性。64 GT/s 正是 UCIe 3.0 规范的最高数据速率，与 AMD 在 Versal RF 中采用的 chiplet 链路标准一致。
官宣结婚在台积电 N2P 工艺上，Synopsys 报告了多项 IP 的 enablement 和流片里程碑，包括 PCIe 7.0、HBM4、LPDDR6/5X/5、224G 以太网 PHY、UCIe、OTP，以及硅生命周期管理（SLM）的工艺、电压和温度监控 IP。此外，Synopsys 还扩大了已在 N3P 和 N2P 上经过硅验证的 Foundation、MIPI 和内存 IP 阵容，并正在为台积电从 6nm 到 3nm 的紧凑型“C”工艺开发 IP。
功率传输与光互连协同设计
Synopsys 的 3DIC Compiler 平台现在允许设计人员在单一环境中对台积电 CoWoS 封装上的集成电压调节器（IVR）进行协同设计和仿真。Synopsys 表示，随着 AI 封装对功率传输需求日益提高，该能力可提升多芯片设计的能效和电源完整性。对于共封装光学（Co-Packaged Optics），双方为台积电的 COUPE 技术推出了集成光子-电子协同设计流程，涵盖 3DIC 实现、多物理场分析和优化，使客户能够在多芯片设计中开发和验证光学互连架构。
关键里程碑汇总表
以下表格总结了 Synopsys 与台积电此次联合发布的主要技术里程碑：
| 类别 | 具体项目 | 工艺节点 | 状态 |
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| EDA 认证 | 数字与模拟流程 | A14 | 已认证 |
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| UCIe 流片 | 64G UCIe IP（含 DFT） | 2nm / 3nm | 已完成 |
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| N2P IP 流片 | PCIe 7.0, HBM4, LPDDR6/5X/5, 224G 以太网, UCIe, OTP, SLM | N2P | 已流片 / Enablement |
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| 代理 AI 设计流程 | Custom Compiler, Fusion Compiler, 3DIC Compiler | A14 及以下 | 已推出 |
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| 先进封装协同 | IVR 共设 on CoWoS, COUPE 光子-电子共设 | 3DFabric | 已发布 |
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| 现有 IP 组合 | Foundation, MIPI, 内存 IP | N3P/N2P 及紧凑型工艺 | 已硅验证并扩展 |
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高层观点与行业影响
Synopsys 高级副总裁 Michael Buehler-Garcia 表示：“随着 AI 系统规模和复杂性的持续增长，客户需要经过验证的 IP、智能设计解决方案以及先进封装方法，这些要素必须无缝协同工作。我们与台积电的联合创新提供了从硅到系统的协同设计能力，可加速下一代 AI 和高性能计算系统的开发。”
台积电生态系统与联盟管理总监 Aveek Sarkar 补充道：“我们与 Synopsys 等 OIP 生态系统伙伴的合作持续满足 AI 和高性能计算快速增长的 demand。通过将 Synopsys 经过认证的 EDA 解决方案和硅验证 IP 组合与我们最新的工艺与封装创新相结合，我们正帮助客户突破性能、集成度和能效的边界，塑造 AI 的未来。”
FAQ：关于 Synopsys A14 认证的常见问题
Q1: Synopsys 获得台积电 A14 工艺认证的具体意义是什么？
A1: 该认证意味着 Synopsys 的数字和模拟 EDA 工具（包括实现和签核流程）已通过台积电 A14 工艺的官方验证，设计团队可以放心使用这些工具针对 A14 节点进行芯片设计并完成流片。这是任何第三方 EDA 供应商在先进节点上提供设计支持的必要门槛，确保工具的时序、功耗、面积等结果的准确性和可制造性。
Q2: 64G UCIe 流片对 AI 芯片设计有何实际价值？
A2: UCIe 是 die-to-die 互连接口标准，64 GT/s 是其最高速率。在 2nm 和 3nm 上完成流片意味着数据中心和 AI 加速器可以将多个小芯片（chiplets）通过该高速接口互联，实现更高的带宽和更低的延迟，同时利用先进封装（如 CoWoS）节省面积和功耗。这直接推动了 AI 芯片从单片式向多芯片模块的演进。
展望未来
Synopsys 与台积电的最新合作覆盖了从先进工艺 EDA 认证到高速 IP 流片，再到封装协同设计的完整链条。随着 A14 工艺预计在 2027 年初进入量产，此次认证将为 AI 芯片设计者提供一条成熟的 EDA 路径。同时，64G UCIe 在 2nm 和 3nm 上的成功流片，以及 N2P 上 PCIe 7.0、HBM4 等 IP 的 ready 状态，将显著缩短下一代 AI 计算系统的上市时间。未来，代理 AI 设计流程的进一步渗透有望将芯片设计效率提高到新水平。
